人工智能对芯片制造的 ESD 风险的影响以及增加内存堆栈的影响 - 合规性杂志

人工智能 (AI) 已成为各个行业的重要游戏规则改变者。人工智能的这种影响推动了硅制造的急剧增长，从而导致了技术的重大进步。半导体行业。

硅制造和制造领域最显着的进步之一是高技术的发展带宽内存（HBM）堆栈。这不应与人体模型混淆静电放电（静电放电） 模型。这些位于处理器附近的内存芯片堆栈的数量一直在增加。这种接近性和增加的芯片堆叠提高了内存密度以及数据传输的速度和效率，从而显着提高了利用人工智能硬件算法的电子设备的性能。

多芯片堆叠的一个问题是存在以下风险：静电放电在制造过程中的芯片到芯片 (D2D) 接口处。因此，需要平衡数量静电放电在不影响接口速度、硅面积和设计的情况下对接口进行保护。D2D 互连的进步逐渐变得更小、更密集，进一步限制了可接受的数量静电放电保护。

认识到这一挑战，静电放电行业委员会最近更新了一份白皮书。[1] 本白皮书介绍了专门针对 D2D 接口的充电设备模型 (CDM) 规范和要求。图 1 直接取自白皮书，详细介绍了随着 D2D 接口密度的不断增加，未来 CDM 目标的减少。该路线图对于协调制造至关重要静电放电水平与静电放电D2D 接口的保护。

芯片堆叠数量的增加带来了额外的挑战：累积的潜力静电放电损害。图 2 展示了使用多个芯片堆叠时，重复的静电放电事件可能发生并通过每个芯片布局的芯片互连传播。

即使在白皮书建议的“可接受”D2D 电压范围内，这种重复应力也可能导致静电放电损害。这种损坏可以通过基于时间相关介电击穿 (TDDB) 或其他失效时间的氧化物降解来观察到静电放电方法。[2] [3] [4]

超快传输线脉冲 (vfTLP) 是一种静电放电我们可以使用它来评估片上关键要素的工具静电放电设计。一个 在设定电压下采用恒定的 1ns 脉冲宽度，我们可以将应力数量从单个脉冲增加到更大的应力数量，以观察累积应力的影响。图 3 显示了测量数据，显示栅极氧化物上的应力性能降低，金属互连的熔断能力性能也降低。

总之，与所有片上静电放电设计时，需要保持微妙的平衡。这种平衡是在支持最低金额之间静电放电保护以防止制造过程中的损坏并避免静电放电过度保护，这可能会导致速度和硅面积限制。白皮书由静电放电理事会帮助调整这种平衡。然而，由于 D2D 接口的创新进步，可能需要考虑特殊情况。

参考

1. 工业委员会静电放电目标水平 — 白皮书 2：降低组件级 CDM 的案例静电放电规范和要求第二部分：芯片间接口，2023 年 8 月。
2. S. Oh 等人，“在先进 FinFET 技术中使用 VF-TLP 分析 CDM 引起的类 BTI 退化”，2024 年IEEE国际可靠性物理研讨会 (IRPS)，美国德克萨斯州格雷普韦恩，2024 年，第 1-5 页。
3. C. Troussier 等人，“使用超快速传输线脉冲和传输线脉冲测量来估计 CDM 事件期间的氧化物击穿电压”，2021 年IEEE国际可靠性物理研讨会 (IRPS)，美国加利福尼亚州蒙特雷，2021 年，第 1-5 页。
4. A. Ille 等人，“栅极氧化物的可靠性方面静电放电脉冲应力，2007 年第 29 届电气过应力/静电放电研讨会（EOS/静电放电），美国加利福尼亚州阿纳海姆，2007 年，第 6A.1–1-6A.1-10 页。