台积电 (TSMC) 在 2027 年宣布，有望验证其超大型版本的晶圆上芯片 (CoWoS) 封装技术，该技术将在 2027 年提供高达 9 个光罩尺寸的中介层尺寸和 12 个 HBM4 内存堆栈。本月举行的欧洲开放创新平台（OIP）论坛。新的封装方法将解决最需要性能的应用程序，并让人工智能和高性能计算芯片设计人员能够构建手掌大小的处理器。
台积电每年都会推出新的工艺技术，尽最大努力满足客户对功耗、性能和面积（PPA）改进的需求。但有些客户需要更高的性能，对于他们来说，858 mm^2 的 EUV 光刻工具掩模版限制还不够。这些客户选择使用采用台积电 CoWoS 技术封装的多芯片解决方案，近年来，该公司提供了这种方法的多次迭代。
最初的 CoWoS 在 2016 年启用了大约 1.5 掩模版尺寸的芯片封装，然后发展到今天的 3.3 掩模版尺寸，从而可以将 8 个 HBM3 堆栈放入一个封装中。接下来，台积电承诺在 2025 年至 2026 年推出具有多达 12 个 HBM4 内存堆栈的 5.5 掩模版尺寸封装。然而，这与该公司最终版本的 CoWoS 相比相形见绌，该版本可实现多达 9 个掩模版的系统级封装 (SiP)板载 12 个甚至更多 HBM4 模块的尺寸。
那个 9 十字线 '超级航母具有 12 个 HBM4 堆栈的 CoWoS（为小芯片和内存提供高达 7,722 mm^2 的尺寸）计划于 2027 年获得认证，因此有理由预计它将于 2027 年至 2028 年在超高端 AI 中采用处理器。
台积电完全期望采用其先进封装方法的公司也能够使用其集成芯片系统（SoIC）先进封装技术垂直堆叠其逻辑，以进一步提高晶体管数量和性能。事实上，通过 9 掩模版 CoWoS，台积电希望其客户将 1.6 纳米级芯片放置在 2 纳米级芯片之上，因此我们正在谈论非常高的晶体管密度。
然而，这些超大型 CoWoS 封装面临着重大挑战。5.5 掩模版 CoWoS 封装将需要超过 100x100 毫米的基板（接近 OAM 2.0 标准的尺寸限制，其尺寸为 102 × 165 毫米），而 9 掩模版 CoWoS 将超出 120x120 毫米基板。这些主要的基板尺寸将影响系统的设计方式以及数据中心如何配备以支持它们。特别是电力和冷却。在功率方面，我们谈论的是每个机架数百千瓦，而在冷却方面，我们谈论的是液体冷却和浸入式方法，以有效管理高功率处理器。