Broadcom 有 介绍其 3.5D eXtreme Dimension 系统封装（3.5D XDSIP）用于 AI 和 HPC 工作负载的超高性能处理器平台。新平台依赖于台积电的CoWoS和其他先进封装技术。它使芯片设计人员能够构建 3D 堆叠逻辑、网络和 I/O 小芯片以及 HBM 内存堆栈的系统级封装 (SiP)。该平台支持具有高达 6000mm² 3D 堆叠硅片和 12 个 HBM 模块的 SiP。首批 3.5D XDSiP 产品将于 2026 年上市。
Broadcom 的 3.5D XDSiP 使用 TSMC CoWoS-L封装技术它提供的最大中介层尺寸约为标线尺寸的 5.5 倍（约 858 mm^2），对于计算小芯片、I/O 小芯片和最多 12 个 HBM3/HBM4 封装，最大中介层尺寸为 4719 mm^2。为了最大限度地提高性能，Broadcom 建议分解计算小芯片的设计，并使用混合铜键合 (HCB) 以面对面 (F2F) 的方式将一个逻辑小芯片堆叠在另一个逻辑小芯片之上。
这种面对面 (F2F) 堆叠方法使用无凸块混合铜键合直接连接顶部和底部硅芯片的上部金属层，这是 Broadcom 3D XDSiP 平台的主要优势，与依赖于面对面方法的面对面方法相比，在硅通孔 (TSV) 上。F2F 方法可实现多出 7 倍的信号连接和更短的信号布线，将芯片间接口的功耗降低 90%，最大限度地减少 3D 堆栈内的延迟，并为设计团队在顶层之间分解 ASIC 架构提供额外的灵活性。根据博通的说法，底部芯片（这是更密集的连接和更低的延迟的结果）。
Broadcom ASIC 产品部高级副总裁兼总经理 Frank Ostojic 表示：“通过与客户密切合作，我们基于 TSMC 和 EDA 合作伙伴的技术和工具创建了 3.5D XDSiP 平台。”“通过垂直堆叠芯片组件，Broadcom 的 3.5D 平台使芯片设计人员能够为每个组件搭配正确的制造工艺，同时缩小中介层和封装尺寸，从而显着提高性能、效率和成本。”
该公司的新闻稿没有提及台积电的3D堆叠封装方法。然而，3.5D XDSiP 的 F2F HCB 很可能是台积电无扰动 SoIC-X 堆叠技术的专有实现，尽管具有 Broadcom 的专有设计和自动化流程（台积电的 Kevin 张间接证实了这一点）。由于该平台同时使用 2.5D 集成和 3D 堆叠，因此 Broadcom 将其称为“3.5D”。
“台积电和博通在过去几年中密切合作，将台积电最先进的逻辑工艺和 3D 芯片堆叠技术与博通的设计专业知识结合在一起，”业务开发和全球销售高级副总裁兼副联席总裁张凯文博士说。台积电首席运营官。
Broadcom 将使用其 3.5D eXtreme Dimension System in Package 平台来为其设计的定制 AI/HPC 处理器和 ASIC 等公司谷歌、Meta、OpenAI，这些对性能的要求是无限的。作为该平台的一部分，博通将提供广泛的 IP，包括 HBM PHY、PCIe 和 GbE；全解决方案小芯片；甚至硅光子学，这使客户能够专注于处理器的重要部分：处理单元架构。
Broadcom 的领先 3.5D XDSiP 产品结合了采用台积电领先工艺技术制造的四个计算芯片（氮气）、1 个 I/O 芯片和 6 个 HBM 模块。
Broadcom 目前有五种使用其 3.5D 技术的产品正在开发中，其中包括其主要客户针对不断增长的 AI 领域的几款产品，以及其中一款——将使用 Arm ISA 和台积电 2nm 级制程技术的 Fujitsu Monaka 处理器——针对人工智能和高性能计算领域。3.5D XDSiP 产品将于 2026 年 2 月开始发货。
富士通高级副总裁兼先进技术开发主管 Naoki Shinjo 表示：“凭借十多年的合作伙伴关系，富士通和博通已成功将多代高性能计算 ASIC 推向市场。”“博通最新的 3.5D 平台使富士通新一代 2 纳米基于 Arm 的处理器 Fujitsu-Monaka 能够实现高性能、低功耗和低成本。”